寧波大學(xué)信息科學(xué)與工程學(xué)院導(dǎo)師：鄔楊波

發(fā)布時(shí)間：2021-11-20 編輯：考研派小莉 推薦訪問：
寧波大學(xué)信息科學(xué)與工程學(xué)院導(dǎo)師：鄔楊波

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寧波大學(xué)信息科學(xué)與工程學(xué)院導(dǎo)師：鄔楊波 正文

[導(dǎo)師姓名]
鄔楊波

[所屬院校]
寧波大學(xué)

[基本信息]
導(dǎo)師姓名：鄔楊波
性別：男
人氣指數(shù)：2235
所屬院校：寧波大學(xué)
所屬院系：信息科學(xué)與工程學(xué)院
職稱：副教授
導(dǎo)師類型：
招生專業(yè)：集成電路工程、電路與系統(tǒng)
研究領(lǐng)域：低功耗數(shù)字集成電路設(shè)計(jì)技術(shù)，嵌入式系統(tǒng)設(shè)計(jì)



[通訊方式]
辦公電話：0574-87600950
電子郵件：wuyangbo@nbu.edu.cn
通訊地址：寧波大學(xué)信息學(xué)院曹光彪信息樓405

[個(gè)人簡(jiǎn)述]
長(zhǎng)期從事模擬、數(shù)字電路教學(xué)與低功耗數(shù)字集成電路及嵌入式系統(tǒng)設(shè)計(jì)方面的研究工作。先后參加國(guó)家自然科學(xué)基金項(xiàng)目、浙江省自然科學(xué)基金項(xiàng)目、主持寧波市自然科學(xué)基金項(xiàng)目等。在《半導(dǎo)體學(xué)報(bào)》、《Journal of Low Power Electronics》等學(xué)術(shù)刊物及IEEE國(guó)際學(xué)術(shù)會(huì)議上發(fā)表了學(xué)術(shù)論文二十余篇。在低功耗集成電路設(shè)計(jì)方面主要為近閾值低功耗CMOS集成電路設(shè)計(jì)技術(shù)，主要包括：MOS器件和電路的近閾值建模方法，絕熱電路近閾值設(shè)計(jì)，近閾值電流模電路分析與建模，近閾值時(shí)序電路、乘法器和存儲(chǔ)器等單元電路的設(shè)計(jì)。在電子系統(tǒng)設(shè)計(jì)方面工作主要為電子系統(tǒng)與嵌入式應(yīng)用系統(tǒng)設(shè)計(jì)與研發(fā)，如搬運(yùn)機(jī)器人導(dǎo)航技術(shù)研究，割草機(jī)器人關(guān)鍵技術(shù)研究等。

[科研工作]
[1] Super-Threshold FinFET Full Adders for Low-Power and High-Speed Applications[J]，Electrotehnica, Electronica, Automatica, 2015，63 (1):
[2] A Low Leakage Autonomous Data Retention Flip-Flop with Power Gating Technique [J]. Journal of Electrical and Computer Engineering, 2014, (2014):1-10.
[3] Low-Power Near-threshold MOS Current Mode Logic with Power-Gating Techniques [C]. Proceedings of the 2nd International Conference on Computer Science and Electronics Engineering (ICCSEE). Hangzhou: 2013:1694-1697.
[4] Near-threshold computing of clocked adiabatic logic with complementary pass-transistor logic circuits [J]. Journal of Low Power Electronics, 2011, 7 (3): 393-402.
[5] Low-Voltage MOS Current Mode Logic for Low-Power and High Speed Applications [J]. Information technology journal, 2011, 10 (12): 2470-2475.
[6] An Adiabatic Register File Using Gate-Length Biasing Technique with Dual-Threshold CMOS, LNEE (Lecture Notes in Electrical Engineering), Springer,2010.12.
[7] Near-Threshold Computing of ECRL Circuits for Ultralow-Power Applications, LNEE (Lecture Notes in Electrical Engineering) , Springer, 2010.12.
[8] Leakage Power Estimation of Adiabatic Circuits Using SPICE in Nanometer CMOS Processes, Advanced Materials Research, 2010.05.
無(wú)
1、國(guó)家自然科學(xué)基金面上項(xiàng)目，6167125，F(xiàn)inFET集成電路超閾值設(shè)計(jì)理論和關(guān)鍵技術(shù)研究，2017/01-2020/12,58,參加。
2、國(guó)家自然科學(xué)基金面上項(xiàng)目，61271137、CMOS集成電路近閾值設(shè)計(jì)理論和關(guān)鍵技術(shù)研究、2013/01-2016/12、80萬(wàn)元、參加。
3、國(guó)家自然科學(xué)基金重點(diǎn)項(xiàng)目，61131001、基于雙邏輯的低功耗IP核設(shè)計(jì)基礎(chǔ)理論與關(guān)鍵技術(shù)、2012/01-2016/12、300萬(wàn)元、參加。
4、國(guó)家自然科學(xué)基金面上項(xiàng)目，61071049、能量恢復(fù)型CMOS芯片漏功耗減小技術(shù)、2011/01-2013/12、35萬(wàn)元、參加。
5、浙江省科技廳公益技術(shù)研究工業(yè)項(xiàng)目，2010C31116、微功耗納米CMOS芯片近閾值邏輯設(shè)計(jì)技術(shù)、2010/07-2012/06、29萬(wàn)元、參加。
6、國(guó)家自然科學(xué)基金面上項(xiàng)目，60773071、能量回收型絕熱芯片設(shè)計(jì)的若干關(guān)鍵技術(shù)研究、2008/01-2010/12、29萬(wàn)元、參加。
授權(quán)發(fā)明專利：
1、一種高性能低漏功耗主從型D觸發(fā)器，2016.02，中國(guó)，ZL201310118684.0。
2、一種高性能低漏電流功耗異步電路C單元，2017.03，中國(guó)，ZL201410282551.1。
3、用于界定移動(dòng)機(jī)器人工作區(qū)域的裝置及其界定方法，2017.02，中國(guó)，ZL201410570402.5。

[教育背景]
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